華爲展示 eFlash 的替代方案，VLSI 2025亮點曝光 - asiasworldcity.hk

「香港飛龍」標誌

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如果您希望可以時常見面，歡迎標星收藏哦~最新消息顯示，第 45 屆 VLSI 技術與電路研討會將於 2025 年 6 月 8 日至 12 日在日本京都麗嘉皇家酒店舉行。按照VLSI官方所說，今年研討會的主題是“培育超大規模集成電路花園：從創新種子到蓬勃發展”，旨在整合先進技術發展、創新電路設計及其所賦能的應用，共同推動全球社會向智能互聯設備、基礎設施和系統新時代轉型，從而改變人類互動方式。據“芯思想”總結道，VLSI 2025共錄用常規論文251篇（包括1篇Late News論文），其中VLSI技術組錄用常規論文104篇（包括1篇Late News論文，來自imec）；VLSI電路組錄用常規論文141篇。另有邀請論文12篇，以及4篇全體報告。當中，美國錄用57篇，排名第一；韓國錄用54篇，排名第二；中國大陸（包括內地、香港、澳門）共錄用52篇，排名第三；中國臺灣錄用23篇，排名第四；日本錄用20篇，排名第五；比利時錄用15篇，排名第六；新加坡錄用10篇，排名第七；荷蘭錄用9篇，排名第八；愛爾蘭、瑞士、意大利各錄用3篇，並列第九；德國、法國各錄用1篇，並列第十二位。值得一提的是，當中有一篇邀請論文來自華爲，在論文中，華爲展示了採用氧化鉿鋯 (HZO) 材料的高性能 1T1C 3D FeRAM 測試芯片。該測試芯片採用在 40nm CMOS 平臺上形成的 7nm 厚 HZO 薄膜構成的溝槽結構鐵電電容器 (FeCAP)。下面，我們從CMOS技術開始，瞭解這次盛會的技術分享。先進的CMOS技術據介紹，在VLSI 2025中，英特爾將在一篇論文中詳細介紹公司的 18A 平臺技術。按他們所說，這個採用 RibbonFET (GAA) 和 Power Via 技術的工藝能助力實現高級高性能計算。英特爾聲稱，與採用intel 3工藝技術製造的相同模塊相比，其18A製造工藝在相同電壓（1.1V）和複雜度下，性能提升25%，在相同頻率和1.1V電壓下，標準Arm核心子模塊的功耗降低36%。在較低電壓（0.75V）下，英特爾18A工藝性能提升18%，功耗降低38%。此外，與英特爾3工藝相比，18A工藝始終能夠實現0.72倍的面積縮小。外媒Tomshardware在報道中指出，標準單元佈局對比凸顯了英特爾 18A 在高性能 (HP) 和高密度 (HD) 庫中較intel 3 實現的顯著物理擴展。英特爾 18A 將 HP 庫中的單元高度從 240CH 降低到 180CH，將 HD 庫中的單元高度從 210CH 降低到 160CH，這意味着垂直尺寸減少了約 25%。這種更緊湊的單元架構可以提高晶體管密度，從而直接有助於提高面積效率。來到先進封裝方面，imec 演示了採用 250 納米間距面對面混合鍵合和 120 納米間距背面電介質通孔的高密度晶圓級連接。演示了通過超越淺溝槽隔離層，實現晶圓背面的極薄化。臺積電在本次大會上了也帶來了CMOS縮放和新器件的工藝和材料的分享。據臺積電介紹，公司實現了具有單層 (1L) WSe2 溝道且等效柵氧化層厚度爲 1.2 nm 的背柵 PMOS 器件，在 VDS 爲 -1 V 時，導通電流達到 400 μA/μm，亞閾值擺幅爲 72 mV/dec，導通/關斷比爲 7 個數量級，並且在增強模式下工作時幾乎無滯後。這些結果使 1L WSe2 作爲可擴展 p 溝道候選器件更具競爭力。臺積電在另一篇論文中則透露，公司能將柵極電介質作爲獨立旋鈕（nindependent knob）進行界面工程設計，用於調節雙晶體管增益單元存儲器氧化物半導體場效應晶體管 (FET) 的閾值電壓。通過利用氧化銦鎢 (IWO) 場效應晶體管 (FET) 的界面偶極子工程設計，與標準 HfO2 場效應晶體管相比，閾值電壓提高了 450-500mV，並在 85℃ 至低溫範圍內保持 ΔVt。東京大學和奈良先端科學技術大學院大學則利用原子層沉積 (ALD) 工藝生長的晶體 InGaOx 材料。據介紹與傳統的非晶態材料相比，顯著提升了遷移率。他們還找到了遷移率和偏置應力可靠性的最佳成分比。此外，他們開發了環繞柵極納米片晶體管與晶體 InGaOx 的集成工藝流程，並展示了常關操作和高偏置應力可靠性。這項研究成果將推動大規模集成電路 (LSI) 應用中氧化物半導體晶體管器件的微縮。三星電子則在和佐治亞理工學院合作的研究中展示了摻鎢氧化銦 (IWO) 溝道 MOSFET 的高導通電流和更高的穩定性。據介紹，採用 HfO2-ZrO2-HfO2 (HZH) 疊層柵極電介質，可將 EOT 尺寸縮小至 0.3 納米，從而實現 244 μA/μm 的高導通電流。此外，HZH 柵極堆疊有效抑制了正負偏壓不穩定性。所提出的採用 HZO 柵極堆疊的 IWO MOSFET 爲利用 BEOL 工藝開發可靠的 3D 集成電路奠定了基礎。存儲技術的研發方向來到存儲技術方面，首先亮相的是三星。據介紹，這家行業巨頭詳細介紹了286層第九代3D-NAND閃存。由於縱向和橫向尺寸的大幅縮減，位密度相比上一代提升了50%。先進的ONO材料工程克服了極端縮減帶來的可靠性問題，從而以最小的單元體積實現了高可靠性的3D-NAND。來自中國的華爲則展示了一箇1T1C 3D HZO FeRAM。據介紹，該設備具有高保持性（>125℃）和高耐久性（>1E13），適用於嵌入式非易失性存儲器應用。據介紹，華爲展示了採用氧化鉿鋯 (HZO) 材料的高性能 1T1C 3D FeRAM 測試芯片。該測試芯片採用在 40nm CMOS 平臺上形成的 7nm 厚 HZO 薄膜構成的溝槽結構鐵電電容器 (FeCAP)，實現了 10 年的數據保存時間，並在 125°C 下穩定運行。此外，得益於 HZO 薄膜兩側均設置缺陷屏蔽層 (DSL：defect shielding layers) 的全新堆疊設計，該芯片有效抑制了鐵電存儲器中常見的疲勞、壓印和收縮現象等問題。該存儲器陣列容量爲 32Mb，即使在 -5.2σ (0.1ppm) 下也能保持約 340mV 的存儲窗口，並且在 10^11 次寫入和 10^13 次讀取以及 125°C 高溫烘烤後仍能保持超過 200mV 的存儲窗口。這些結果顯著增強了其在嵌入式非易失性存儲器 (eNVM) 應用中替代 eFlash 的潛力。美光則展示了第二代微縮鐵電NVDRAM。據介紹，新一代解決方案具有更小的x和y方向間距（41納米）、更薄的鐵電堆棧（5納米）以及更低的陣列工作電壓（讀寫電壓爲1.4V）。全芯片陣列數據顯示，在1E10次循環後，-4σ處的電壓窗口大於250mV。據美光強調，這是目前性能如此高、密度最高的1T1C鐵電技術。我們解決了多項材料和電氣難題，以確保在減小尺寸的情況下保持性能。作爲全球最大的晶圓廠，臺積電在存儲領域也成功演示了BEOL存儲器與先進邏輯的單片集成。據介紹，存儲器陣列完全嵌入BEOL工藝中，並採用氧化物半導體通道選擇器和低溫工藝電容器。這項兼容先進邏輯的BEOL存儲器技術提供了一種可定製、超低功耗、低延遲的緩存解決方案，其密度高於SRAM。臺積電的研究人員還展示了一款適用於移動應用的高密度 (HD) 6T SRAM，該器件採用 eXtended Dual Rail XDR 架構和兩項關鍵技術。延遲寫入寫保護 (DeWL) 技術解決了單元與寫入驅動器 (WDRV) 之間的爭用問題，而 1-cycle 延遲低漏電模式 (1-CLM) 通過在無操作 (NOP) 期間關閉 BL 預充電器來降低功耗。3 納米 FinFET 測試芯片實現了有功功耗降低 17%，待機漏電降低 10%。圖像傳感器的追逐在官方文稿中，還分享了包括圖像傳感器領域的不少分享。首先，索尼會展示一款採用優化摻雜設計的背照式 10 微米間距 SPAD 深度傳感器。據介紹，該傳感器在 940 nm 波長下 PDE 爲 42.5%。索尼指出，該研究採用300 mm CMOS平臺上的10 μm間距單光子雪崩二極管（SPAD）深度傳感器，該傳感器採用背照式（BI）結構。爲了提高光子探測效率（PDE），優化了倍增區設計以提高蓋革模式的觸發概率，並引入了優化的摻雜設計以實現更高效的電荷收集。最終，在940 nm波長下實現了42.5%的世界最高PDE。索尼半導體還展示了一箇lidar解決方案，該方案通過流水線化直方圖處理和數據輸出，並通過提取芯片內部的距離信息來減少輸出數據量，實現了每秒25M點的距離測量。這實現了120°/26°視場角、0.05°角分辨率和20 fps幀率的距離測量，這些性能是3級以上自動駕駛所需的LiDAR性能。此外，通過採用多相時鐘的等效時間採樣方法，在不增加數據量的情況下提高了測量精度。該傳感器可在250米距離處檢測高度爲25釐米的物體，在300米距離處的最大距離精度爲17釐米。佳能推出了一款用於汽車應用的SPAD圖像傳感器。其新穎的加權光子計數技術實現了156 dB的動態範圍，並具有LED閃爍抑制和無縫全局快門操作。此外，通過無讀取噪聲操作，可確保在0.1勒克斯以下的目標上進行圖像捕獲。北京大學則展示了一款基於1T 22nm FDSOI像素的128x128圖像傳感器，該傳感器利用掩埋氧化物下的深耗盡區進行光學傳感。其主要特性包括：(1) 由於場效應晶體管（FET）的放大效應，實現了5x105 A/W的極高光敏度；(2) 光敏度可通過柵極/漏極電壓進行調節，從而在1T結構中實現像素內計算能力；(3) 該芯片利用像素內處理能力和提出的曝光/採樣/讀出解耦流水線設計，可實現超過1000 fps的成像和特徵提取速度。更多技術展示在生物醫學設備、電路和系統方面，來自北京大學、南方醫科大學和南方科技大學的團隊將展示一種用於癲癇發作檢測和預測的可重構神經網絡加速器——PANDA。作者通過對神經網絡進行時間劃分，並利用統計信息改進數據流，提高了檢測/預測運算的效率。該加速器對癲癇發作的靈敏度達到99%，假陽性率爲0.43次/小時，效率爲3.178 TOPS/W。Imec 也報告了一種用於 3D 類器官接口的有源硅穿孔微電極陣列 (MEA：Micro-Electrode Array)，該陣列集成了 CMOS 電子元件，可實現低噪聲、高分辨率記錄、刺激和電化學阻抗譜 (EIS)。該 MEA 具有可擴展的 256 島網格和多路複用操作，可實現低輸入參考噪聲（9.1±1.5 μVrms、300Hz~10kHz）和低功耗（每個島 11.3 μW）。心肌細胞體外測試表明，該 MEA 可通過電壓刺激實現精確記錄、網絡傳播映射和細胞內記錄。該穿孔 MEA 爲推進器官芯片研究提供了無與倫比的功能性和可擴展性。數據轉換方面，東京大學提出了一款14位560 MS/s ADC，採用放大器開關分級架構。此外，還提出了一種帶有時間鎖存級的多閾值比較器，可實現單輸入對16級判決。該器件採用28nm CMOS工藝製造，在奈奎斯特輸入下實現了72.14 dB的信噪比(SNDR)，在560 MS/s下功耗爲9.76 mW，從而實現了176.7 dB的Schreier FoM。在用於 ML/DL 和新計算的設備和加速器的章節，韓國科學技術研究院 (KAIST) 的研究人員推出了首款統一神經視頻處理器 NuVPU，它能夠同時加速神經視頻編解碼器 (NVC) 的流媒體傳輸和後處理，性能高達 36.9 TOPS/W，比之前的設計性能提升高達 9.2 倍。NuVPU 利用選擇性卷積模式神經引擎 (SCNE) 和漸進式神經網絡時間轉換單元 (PNTU)，自適應地切換計算域，將邏輯和內存開銷降低高達 80%，吞吐量提升 3.35 倍。其採用頻率感知壓縮和自適應調度的新型內存架構，將外部內存訪問量降低了 81.3%，從而能夠在各種網絡條件下穩定地傳輸 4K 視頻。在數字電路、硬件安全、信號完整性、Los方面，NVIDIA 研究人員展示了一種用於 2.5D 和 3D 堆疊芯片互連的自定時芯片間串行鏈路，該鏈路採用標準自適應數字時鐘和電源供電。該鏈路在 3nm 工藝下實現了 8Gbps/pin 帶寬，延遲僅爲 1 個週期，能效爲 77fJ/b，並在 0.7V 電壓下實現了 44 Tbps/mm2 的傳輸速率。密歇根大學提出了一種採用模擬浮點實現的256點FFT引擎。該方法利用電壓和脈衝寬度以及4位數字指數對尾數值進行編碼。該芯片採用22nm CMOS工藝實現，在1.53 GS/s的高吞吐量下，實現了0.71nJ/FFT的低能耗。來到頻率生成和時鐘電路方面，都柏林大學學院提出了一種注入鎖定時鐘倍頻器 (ILCM)，它具有寬頻率調諧範圍和低抖動。LC 串聯雙模正交環形振盪器與倍頻器共同設計，以同時擴展頻率調諧範圍並降低毫米波頻段的相位噪聲。採用差分時間對準技術實現較大的環路帶寬。該電路採用 28nm CMOS 工藝製造，核心面積爲 0.037 mm2，輸出頻率範圍爲 24.5 至 45.23 GHz，在 39.5 GHz 時測得的 RMS 抖動爲 32.83 fs。在電源管理器件和電路方面，Sogang大學展示了一款基於電流鏡的模擬輔助 (CBAA) 數字低壓差穩壓器 (DLDO)，該穩壓器實現了快速瞬態響應和輸出電壓 (VO) 紋波優化。在 200 mA 負載電流下，其 VO 紋波小於 1 mV。該 CBAA DLDO 採用 28 nm CMOS 工藝製造，在低輸入電壓 DLDO 中展現出優異的品質因數 (FOM)，高達 0.087 fs。來到處理器和 SoC方面，加州大學伯克利分校的研究人員報告了一款異構系統級芯片 (MAVERIC)，它擁有 4 個核心和 13 個 INT8/FP32 加速器單元，適用於機器學習和機器人應用。3D 重建機器人應用結合了深度估計 (DE) 和同步定位與地圖構建 (SLAM) 等感知任務，這帶來了計算需求、加速器集成和調度方面的挑戰。MAVERIC 的運行頻率高達 1 GHz，峯值能效達到 8 TOPS/W。它支持環路閉合，在端到端 DE 和 SLAM 模式下可提供 10 mJ/幀和 72 FPS 的幀率。在無線和射頻設備電路和系統方面，由東京科學研究所牽頭的一項合作項目推出了一款用於移動設備的超緊湊型無線模塊集成電路 (IC)，該集成電路設計用於預計將用於第六代移動通信系統 (6G) 的 150 GHz（D 波段）頻率範圍。該天線封裝 (AiP) 集成了兩個採用 65nm CMOS 技術製造的相控陣收發器集成電路。每條天線路徑的功耗爲發射時 150 mW，接收時 93 mW，實現了 56 Gb/s 的數據傳輸速率。在有線和光纖收發器、光互連和處理器方面，英特爾研究人員展示了一款基於 DAC 的全集成 128 Gb/s 發射器 (TX)，專爲長距離有線應用而設計，採用 18A CMOS 工藝，配備 RibbonFET、PowerVia 和背面供電網絡。背面電源層也用於電感和時鐘分配。該 TX 實現了 0.67 pJ/bit 的最佳能效（帶 PLL 時爲 0.75 pJ/bit），並且佔位面積是業內最小，同時滿足 PAM-4 標準的關鍵電氣合規性規範。在會議上，來自SK海力士、英偉達、聯發科和ST的專家也會對產業的未來發展，分享他們的觀點。據瞭解，SK 海力士首席技術官、研發主管 Seon-Young Cha 會在“推動 DRAM 技術創新：邁向可持續的未來”的演講中介紹說，自 2010 年代初推出 6F2埋柵方案以來，DRAM 技術一直在基於可不斷微縮至 10nm 技術的平臺不斷髮展。然而，在 10nm 之後，DRAM 技術的演進已到達一箇轉折點，使用現有的單元方案構建可擴展平臺並滿足 AI 時代的高性能需求已變得愈發困難。爲了應對這一轉折點，他將在演講將回顧單元方案將如何演變以確保平臺的可擴展性，並闡述 DRAM 技術如何通過創新在 AI 時代創造新的價值。英偉達技術與代工管理副總裁 John Chen 主講“創新 VLSI 以促進 AI 發展”。他表示，人工智能建立在超大規模集成電路（VLSI）的基礎上，這是令人驚歎的摩爾定律，但摩爾定律已經終結，但在人工智能時代，我們比以往任何時候都更需要VLSI。那麼，下一步是什麼？在John Chen看來，那是是創新，從材料、器件、模塊到系統，全方位創新。在這次演講中，他將介紹VLSI在過去十年的發展，並重點介紹了當今最複雜的VLSI芯片。創新說起來容易做起來難。成功的標準和障礙是什麼？培育創新需要什麼樣的領導力？演講者的職業生涯經歷了VLSI與人工智能之間的關係，它們之間的相似性、協同作用和強化作用加速了它們的蓬勃發展。隨着人工智能取代了常規和複雜的任務，這引出了一箇問題：年輕人應該做什麼？在人工智能成爲如此強大的工具的同時，領導者和工程師必須幫助提升人類的倫理道德。聯發科技公司高級副總裁 Kou-Hung Lawrence Loh則將發表題爲《實現生成式人工智能：半導體設計技術的創新與挑戰》的演講。如他所說，近年來，生成式人工智能深刻地改變了各個領域，從我們的日常生活到先進的科學探索，”Loh寫道，“這種轉變引發了京都VLSI技術與電路研討會數據中心、基礎設施和邊緣設備對計算、連接/通信以及內存/數據存儲的需求空前增長。這種增長催化了蓬勃發展的產業投資，涵蓋了基於先進材料、封裝和半導體工藝技術的一系列‘硬科技’，例如硬件加速器、有線和無線連接/通信以及從芯片到分立器件的異構集成，所有這些都得到了大量研發投資的支持，以迎接人工智能時代。在本次演講中，他將帶領我們探索尖端技術的前沿，並應對在開發高性能計算和高速連接解決方案以實現嚴苛的能效方面所面臨的挑戰。此外，他還將談到應對配電和其他工程複雜性帶來的日益增長的需求。以及公司未來將重點強調創新和投資在確保未來幾十年長期可持續發展方面的關鍵作用。”意法半導體執行副總裁兼首席創新官 Alessandro Cremonesi 將做題爲“邊緣 AI 的演變：情境感知和生成智能”的演講。Cremonesi 寫道：“我們正見證着從傳統人工智能到雲端生成式人工智能的快速轉變，這推動了高性能計算領域的需求增長。然而，爲了可持續地支持這一轉變，邊緣人工智能技術正在不斷髮展，包括微控制器中的硬件加速器 (NPU) 以及內存計算和神經形態計算等顛覆性技術。這些發展，加上優化的大型語言模型，爲邊緣產品帶來了更高效的人工智能和生成式人工智能解決方案。本次主題演講中，Cremonesi將探討情境感知在邊緣設備人工智能中的變革潛力。先進的傳感技術和生成式人工智能將徹底改變人與世界的互動，使人工智能能夠根據本地化經驗進行調整，並在設備之間無縫遷移。這些創新將推動技術的未來發展，使其更具認知性、生成性和交互性，最終帶來更智能、更互聯、更可持續的解決方案。”半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4103期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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